jump to navigation

Tutorial VHDL (bagian 1) January 17, 2008

Posted by Purnawarman Musa in : FPGA, VHDL , trackback

VHDL (VHSIC Hardware Description Language) merupakan perintah dengan code-code pada bahasa pemograman yang digunakan pada Field-Programmable Gate Arrays (FPGA) dan Integrated Circuits (IC) dengan salah satu contohnya adalah CPU untuk keperluan khusus: CPUs untuk special purposes.

Saya mendapatkan kesempatan belajar VHDL dan FPGA pada saat magang di PENS-ITS dari 1 - 28 Januari 2006. Kebetulan materi tersebut merupakan request saya sendiri selama di sana diluar tugas belajar yang harus saya magang. Jadi belajar sendiri selanjutnya dengan mencari beberapa literatur yang berhubungan.

Mungkin sudah mulai bosan dengan bahasa pemprograman Delphi, C, Assembler :)

VHDL: Operasi tambah/kurang

Pertama saya akan memperkenalkan bagaimana VHDL pada contoh gambar 1 dibawah mendeskripsikan 2 input sebagai parameter design tambah/kurang pada VHDL. Design pada unit multiprexer operasi tambah dan kurang dengan input addnsub. Perpaduan tools pendeteksi unit tambah dan kurang pada code HDL sebagai bagian input dan output pada multiplexer oleh suatu keadaan sinyal. Software dalam pengambilan keputusan adalah lpm_addsub, dimana mega-fungsi untuk design tambah/kurang.

Gambar 1. Tambah/Kurang sebagai diagram Top-Level

Tabel 1. Informasi port dan deskripsi masing-masing port.
Nama Port Tipe Deskripsi
a[4:0], b[4:0] Input 4-bit data input untuk tambah/kurang
addnsub Input Multiplexer input untuk operasi tambah dan kurang
5..0] Output 5-bit output dengan 1-bit carry/borrow

Jika anda sering melakukan pemprograman dengan bahasa C pastinya Anda akan mengira itu untuk pemprograman dengan bahasa C atau bahasa java. Namun saya pastikan code bahasa dengan nama VHDL. inilah VHDL dari operasi tambah dan kuran menggunakan FPGA

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

PACKAGE my_package IS
CONSTANT ADDER_WIDTH : integer := 5;
CONSTANT RESULT_WIDTH : integer := 6;

SUBTYPE ADDER_VALUE IS integer RANGE 0 TO 2 ** ADDER_WIDTH - 1;
SUBTYPE RESULT_VALUE IS integer RANGE 0 TO 2 ** RESULT_WIDTH - 1;
END my_package;

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE work.my_package.ALL;

ENTITY addsub IS
PORT
(
a: IN ADDER_VALUE;
b: IN ADDER_VALUE;
addnsub: IN STD_LOGIC;
result: OUT RESULT_VALUE
);
END addsub;

ARCHITECTURE rtl OF addsub IS
BEGIN
PROCESS (a, b, addnsub)
BEGIN
IF (addnsub = ‘1′) THEN
result ELSE
result END IF;
END PROCESS;
END rtl;

Comments»

1. eri - January 17, 2008

kalau itu sih gak usah ke ITS pen, pak sultan kan jagonya VHDl, dia bisa kasih training donk

2. irianto - February 1, 2008

kapan2 kita diajaari dong…
==========================

mas Irianto,
Saya berharap “bukan di ajarin” tapi sama2 belajar dan sharing bersama.
Kapan mulainya ? Saya sendiri cuman punya 1 Modul.
Ngak apalah, asal bisa sharing dan belajar bareng.

Purnawarman Musa

3. andra - February 24, 2008

hai teman boleh dunk ajarin program VHDL gu’e ingin sekali tau program itu ‘ karena gu’e ingin buat tugas akhir mengtrol lampu atau motor 2 listrik dengan program itu ‘ bisa ngak ajarin ya !!!!!!!!

Andra :
Boleh, Dan ada baiknya belajar bersama. Emang sekarang ini VHDL jadi trend di Indonesia. Btw pake device nya apaan mas ?

Purnawarman Musa

4. Donny - July 24, 2008

Mas saya masih bener2 bingung nih sama yg namany FGGA, ada ga ya tempat kursus buat FPGA daerah Tangerang dan sekitarnya.

ingin banget buat tugas akhir pake FPGA ini.

thx mas.

@Donny, Maaf mas saya tidak tau tempat belajar untuk FPGA. Kalo boleh tau mau buat apaan dengan FPGA ?

5. gdebbug - August 27, 2008

Kalau punya contoh program bisa minta tolong kirim ke gdebbug@plasa.com tidak pak,,
syukur-syukur ada yang dalam bentuk modul praktikum,
terima kasih…

@gdebbug,
Mohon maaf, contoh program yang seperti apa ?
Sebenarnya apa yang ingin Anda tau ?
Modul kami bari jadi September 2008. Maaf baru di Jawab Sekarang.

6. Sandy - November 19, 2008

wah, aa masih SMA, pengen belajar VHDL, tapi nyari muter tempat kursus g ada…..
Di mana y kalo di Surabaya??? Pengen banget niy…


@sandy,
Kalo nyari jangan muter2 di tempat … pasti makin pusing … (Kidding deng)
Saya sangat senang VHDL sudah mulai banyak dikenal apalagi di tingkat SMA
Kalo di surabaya saya tidak tau, bahkan di Indonesia blm ada tempat kursus resmi diluar Perguruan tinggi.
Tapi sandy bisa menanyakan ke Kampus2 di Surabaya mungkin menerima peserta dari luar Instansi tersebut.
Waktu pertama kali belajar VHDL saat magang di PENS - ITS.
Kalo di Yogya tim ELIN di UGM sering mengadang workshop tentang FPGA

7. susan - February 17, 2009

pak saya juga mau kursus dulu pak. masih bingung mau diapain pak.
pak depok kursusnya dimana ya??
pak sultan bisa ga ngasih training ama kita kira2.
kayanya kalo saya bingung mau materinya kayak gimana.
masih binun mode on


@susan
Belajarnya jangan setengah2
Pak sultan bisa tuh coba minta bantuan ama beliau kalo ngak ngerti.

8. qbirax - August 9, 2009

kalau mau belajar VHDL di depok coba tanya ama dosen di Politeknik Negeri Jakarta jg belajar kok gak usah jauh2 ke surabaya

soalnya gw jg belajar vHDL di sono.

@Mas qbirax,
Thanks infonya. Dulu sih saya tidak dapat info tempat belajar VHDL. So, cari info di kota surabaya.

9. diazuwi - October 2, 2009

salam pak, apa kabar?

kalau menurut bapak, referensi yang bagus untuk pemula mempelajari FPGA dimana/kemana ya pak? atau adakah ebook ttg FPGA for Dummy?

Mohon pencerahannya, trims.

@Dwi,
Sorry ngak sempat nih. Khan ada Kang Sunny yg master FPGA. Silahkan berguru pada beliau.


*
Untuk membuktikan bahwa anda bukan spam engine, mohon ketikkan kata2 disamping ini pada kolom dibawah ini.
Anti-Spam Image

Cannot create QuickStats table. Database user does not have CREATE priviledge.